home *** CD-ROM | disk | FTP | other *** search
/ Night Owl 6 / Night Owl's Shareware - PDSI-006 - Night Owl Corp (1990).iso / 001a / etmusc.zip / ETMUSC.LST < prev    next >
File List  |  1991-04-08  |  35KB  |  303 lines
  1.   Z16C30 USC Universal Serial Controller
  2.   --------------------------------------
  3.   1)   AcceptCodeViol     HCR     Inhibits/allows the DPLL to recognize code violations               (TM:5-40)   
  4.   2)   AccessByteOn       CCAR    In byte mode, selects the upper or lower byte on the bus            (TM:5-7)    
  5.   3)   AccessSize         CCAR    Selects a byte or word access size                                  (TM:5-7)    
  6.   4)   ActiveSlaveMono    CCSR    Reports the active state of the transmitter in Slaved Monosync      (TM:5-27)   
  7.   5)   AddressDataBit9    CMR     Selects the polarity of the bit transmitted in the 9th bit position (TM:5-18)   
  8.   6)   AllSent            TCSR    The last stop bit has reached the transmit data pin (async modes)   (TM:5-87)   
  9.   7)   BCR_Zero           BCR     Must be programmed to zero                                          (TM:5-100)  
  10.   8)   BRG0_ClkSource     CMCR    Source for BRG0 clock (only change while BRG0 is disabled !!)       (TM:5-37)   
  11.   9)   BRG0_Enable        HCR     Enables the Baud Rate Generator 0                                   (TM:5-41)   
  12.  10)   BRG0_SingleCont    HCR     Controls the operation of the counter in BRG0                       (TM:5-41)   
  13.  11)   BRG0_ZC_Cmd        MISR    Command bit for Baud Rate Generator 0 Zero-Count-reached latch      (TM:5-56)   
  14.  12)   BRG0_ZC_IE         SICR    Zero count condition of BRG0 generates device status interrupts     (TM:5-59)   
  15.  13)   BRG0_ZC_Stat       MISR    Status bit for Baud Rate Generator 0 Zero-Count-reached latch       (TM:5-56)   
  16.  14)   BRG1_ClkSource     CMCR    Source for BRG1 clock (only change while BRG1 is disabled !!)       (TM:5-37)   
  17.  15)   BRG1_Enable        HCR     Enables the Baud Rate Generator 1                                   (TM:5-41)   
  18.  16)   BRG1_SingleCont    HCR     Controls the operation of the counter in BRG1                       (TM:5-40)   
  19.  17)   BRG1_ZC_Cmd        MISR    Command bit for Baud Rate Generator 1 Zero-Count-reached latch      (TM:5-56)   
  20.  18)   BRG1_ZC_IE         SICR    Zero count condition of BRG1 generates device status interrupts     (TM:5-59)   
  21.  19)   BRG1_ZC_Stat       MISR    Status bit for Baud Rate Generator 1 Zero-Count-reached latch       (TM:5-56)   
  22.  20)   BusWidth           BCR     Selects an 8-bit or a 16-bit bus                                    (TM:5-100)  
  23.  21)   ChannelCommand     CCAR    Channel Command Field                                               (TM:5-4)    
  24.  22)   ChannelReset       CCAR    Channel Reset Control Bit                                           (TM:5-5)    
  25.  23)   ClkMissLatch       CCSR    Absence of expected transition in received data stream              (TM:5-26)   
  26.  24)   ClkMissLatchCmd    CCSR    Clears and opens the DPLL latch for two missing transitions         (TM:5-26)   
  27.  25)   ClksMissLatch      CCSR    Absence of expected transition in 2 consecutive bit cells           (TM:5-26)   
  28.  26)   ClksMissLatchCmd   CCSR    Clears and opens the DPLL latch for two missing transitions         (TM:5-26)   
  29.  27)   CRC_FrameError     RCSR    Reports reception of either a CRC or a framing error                (TM:5-68)   
  30.  28)   CTR0_ClkSource     CMCR    Selects the source for the CTR0 clock                               (TM:5-36)   
  31.  29)   CTR0_Divisor       HCR     Selects the divisor for CTR0 (CTR0 is a divide-by-N)                (TM:5-40)   
  32.  30)   CTR1_ClkSource     CMCR    Selects the source for the CTR1 clock                               (TM:5-36)   
  33.  31)   CTR1_DivisorCTR0   HCR     Selects the divisor for CTR1 (CTR1 is a divide-by-N)                (TM:5-40)   
  34.  32)   CTR1_DivisorDPLL   HCR     Selects the divisor for CTR1 (CTR1 is a divide-by-N)                (TM:5-40)   
  35.  33)   CTR1_DivisorSel    HCR     Selects the CTR0 or DPLL divisor to be used as CTR1 divisor         (TM:5-40)   
  36.  34)   CTS_Interrupts     SICR    Edge(s) on /CTS will cause I/O status interrupts                    (TM:5-58)   
  37.  35)   CTS_PinControl     IOCR    Controls the function of the /CTS pin                               (TM:5-45)   
  38.  36)   CTS_PinStatus      MISR    Status of /CTS pin - latched - controlled by CTS_TransCmd           (TM:5-56)   
  39.  37)   CTS_TransCmd       MISR    Command bit for transition latch on /CTS pin                        (TM:5-56)   
  40.  38)   CTS_TransStat      MISR    Status bit for transition latch on /CTS pin                         (TM:5-56)   
  41.  39)   CV_Pol             RCSR    Reports the polarity of a Rx code violation                         (TM:5-66)   
  42.  40)   CV_Polarity        CMR     Selects the polarity of the transmitted code violation              (TM:5-12)   
  43.  41)   DCD_Interrupts     SICR    Edge(s) on /DCD will cause I/O status interrupts                    (TM:5-58)   
  44.  42)   DCD_PinControl     IOCR    Controls the function of the /DCD pin                               (TM:5-45)   
  45.  43)   DCD_PinStatus      MISR    Status of /DCD pin - latched - controlled by DCD_TransCmd           (TM:5-55)   
  46.  44)   DCD_TransCmd       MISR    Command bit for transition latch on /DCD pin                        (TM:5-55)   
  47.  45)   DCD_TransStat      MISR    Status bit for transition latch on /DCD pin                         (TM:5-55)   
  48.  46)   DeviceStatusIE     ICR     Enable bit for device status interrupts                             (TM:5-50)   
  49.  47)   DeviceStatusIP     DCCR    IP bit for device status interrupt                                  (TM:5-53)   
  50.  48)   DeviceStatusIUS    DCCR    IUS (Interrupt Under Service) bit for device status interrupts      (TM:5-52)   
  51.  49)   DMA_ChannelLoad    CCAR    Controls the length of the channel load DMA transfer                (TM:5-7)    
  52.  50)   DPLL_AdjSyncEdge   CCSR    Edges used to achieve and maintain synchronization                  (TM:5-26)   
  53.  51)   DPLL_ClkSource     CMCR    Source for DPLL clock (only change while DPLL is disabled !!)       (TM:5-37)   
  54.  52)   DPLL_Divisor       HCR     DPLL clock is N times the data rate                                 (TM:5-40)   
  55.  53)   DPLL_LatchCmd      MISR    Command bit for 'DPLL Synchro lost' latch                           (TM:5-56)   
  56.  54)   DPLL_LatchStat     MISR    Status bit for 'DPLL Synchro lost' latch                            (TM:5-56)   
  57.  55)   DPLL_Mode          HCR     Controls the mode of operation of the DPLL                          (TM:5-40)   
  58.  56)   DPLL_SyncCmd       CCSR    Forces the DPLL to lose sync and start quick sync mode              (TM:5-26)   
  59.  57)   DPLL_SyncIE        SICR    DPLL lost synchronization generates device status interrupts        (TM:5-59)   
  60.  58)   DPLL_SyncStat      CCSR    Synchronization status of the DPLL with Rx data stream              (TM:5-26)   
  61.  59)   ExitHuntCmd        RCSR    Opens the latch for the hunt mode status of the receiver            (TM:5-67)   
  62.  60)   ExitHuntIE         RICR    Enables Rx status interrupts when the Rx exits the hunt mode        (TM:5-73)   
  63.  61)   ExitHuntLatch      RCSR    Reports the hunt mode status of the receiver (latched)              (TM:5-67)   
  64.  62)   FirstByteInErr     RCSR    1st Rx byte contains error status                                   (TM:5-66)   
  65.  63)   HDLC_TxLast        CCSR    Selects the length for the transmit last character in HDLC frames   (TM:5-28)   
  66.  64)   IE_Command         ICR     Command field for the 6 IE bits (Interrupt Enable)                  (TM:5-49)   
  67.  65)   IntAckMode         BCR     Program /PITACK to accept single or double pulse ack signal         (TM:5-100)  
  68.  66)   InterruptCode      IVR     Code for the interrupt being serviced                               (TM:5-43)   
  69.  67)   IntVectControl     ICR     Controls whether INTACK cycles return interrupt vectors             (TM:5-48)   
  70.  68)   IntVectCtrlField   IVR     Base interrupt vector (as written by the CPU)                       (TM:5-43)   
  71.  69)   IO_StatusIE        ICR     Enable bit for I/O status interrupts                                (TM:5-49)   
  72.  70)   IO_StatusIP        DCCR    IP bit for I/O status interrupt                                     (TM:5-53)   
  73.  71)   IO_StatusIUS       DCCR    IUS (Interrupt Under Service) bit for I/O status interrupts         (TM:5-52)   
  74.  72)   IP_Command         DCCR    Command field for the 6 IP bits (Interrupt Pending)                 (TM:5-52)   
  75.  73)   IUS_Command        DCCR    Command field for the 6 IUS bits (Interrupt Under Service)          (TM:5-51)   
  76.  74)   LoopSending        CCSR    The transmitter is sending data in HDLC Loop mode                   (TM:5-28)   
  77.  75)   LowerChainIntCtl   ICR     Controls any lower priority external interrupt with daisy-chain     (TM:5-48)   
  78.  76)   MasterIntEnable    ICR     Master Enable for the interrupt logic                               (TM:5-48)   
  79.  77)   ModeControl        CCAR    Mode Control Field                                                  (TM:5-7)    
  80.  78)   ModifiedVector     IVR     Modified interrupt vector (base vector + interrupt code)            (TM:5-43)   
  81.  79)   OnLoopHDLC_Loop    CCSR    Reports the on-loop status in HDLC Loop mode                        (TM:5-27)   
  82.  80)   ParityErrorCmd     RCSR    Opens the latch for the parity error status of the receiver         (TM:5-69)   
  83.  81)   ParityErrorIE      RICR    Enables Rx status interrupts when reading parity error from RxFIFO  (TM:5-74)   
  84.  82)   ParityErrorLatch   RCSR    Reports the parity error status of the receiver                     (TM:5-69)   
  85.  83)   RCC_FIFO_Clear     CCSR    Clears the Rx Character Count FIFO                                  (TM:5-26)   
  86.  84)   RCC_FIFO_Overflw   CCSR    Overflow status of Rx Character Count FIFO                          (TM:5-26)   
  87.  85)   RCC_FIFO_Valid     CCSR    The Rx Character Count FIFO contains at least 1 valid entry         (TM:5-26)   
  88.  86)   RCC_OverCmd        MISR    Command bit for Receive Character Count Overflow latch              (TM:5-56)   
  89.  87)   RCC_OverflowIE     SICR    Overflow of Rx Character Counter causes device status interrupts    (TM:5-59)   
  90.  88)   RCC_OverStat       MISR    Status bit for Receive Character Count Overflow latch               (TM:5-56)   
  91.  89)   RegAddress         CCAR    Pointer Address Field                                               (TM:5-7)    
  92.  90)   ResidueCode        RCSR    Number of valid data bits in last byte of a Rx HDLC frame           (TM:5-66)   
  93.  91)   Rx16BitControl     CMR     Selects a 16-bit ordinary control field                             (TM:5-24)   
  94.  92)   RxAbortCmd         RCSR    Opens the latch for the reception of an abort by the receiver       (TM:5-68)   
  95.  93)   RxAbortLatch       RCSR    Reports reception of an Abort by the receiver in HDLC (7 Ones)      (TM:5-68)   
  96.  94)   RxACK_PinControl   HCR     Controls the function of the /RxACK pin                             (TM:5-41)   
  97.  95)   RxAckStatus        CCSR    Inverted state of /RxAck pin (if programmed as a 3-state output)    (TM:5-28)   
  98.  96)   RxAddress16        RSR     802.3 16-bit station address                                        (TM:5-75)   
  99.  97)   RxAddress8         RSR     HDLC single-byte station address                                    (TM:5-75)   
  100.  98)   RxAddSearch        CMR     Enables the address matching logic                                  (TM:5-25)   
  101.  99)   RxAddSearchMode    CMR     Receive Address Search Mode                                         (TM:5-24)   
  102. 100)   RxBisyncSYN0       RSR     Holds SYN0 character (received first) for the Receiver in Bisync    (TM:5-75)   
  103. 101)   RxBisyncSYN1       RSR     Holds SYN1 character (received second) for the Receiver in Bisync   (TM:5-75)   
  104. 102)   RxBreakAbortIE     RICR    Enables Rx status interrupts when receiving break or abort          (TM:5-73)   
  105. 103)   RxBreakCmd         RCSR    Opens the latch for the reception of a Break by the receiver        (TM:5-68)   
  106. 104)   RxBreakLatch       RCSR    Reports reception of a Break by the receiver in Async modes         (TM:5-68)   
  107. 105)   RxC_Interrupts     SICR    Edge(s) on /RxC will cause I/O status interrupts                    (TM:5-58)   
  108. 106)   RxC_PinControl     IOCR    Controls the function of the /RxC pin                               (TM:5-46)   
  109. 107)   RxC_PinStatus      MISR    Status of /RxC pin - latched - controlled by RxC_TransCmd           (TM:5-54)   
  110. 108)   RxC_TransCmd       MISR    Command bit for transition latch on /RxC pin                        (TM:5-54)   
  111. 109)   RxC_TransStat      MISR    Status bit for transition latch on /RxC pin                         (TM:5-54)   
  112. 110)   RxCharAvailable    RCSR    Reports the non-empty status of the receive FIFO                    (TM:5-70)   
  113. 111)   RxCharCount        RCCR    Contains the word at the top of the Receive Character Count FIFO    (TM:5-77)   
  114. 112)   RxCharLength       RMR     Selects the Rx character length                                     (TM:5-63)   
  115. 113)   RxClkSource        CMCR    Source for Receive clock (only change while Rx is disabled)         (TM:5-37)   
  116. 114)   RxClockRate        CMR     The receive clock rate is N times the data rate                     (TM:5-25)   
  117. 115)   RxClockRateAsync   CMR     The receive clock rate is N times the data rate                     (TM:5-22)   
  118. 116)   RxCommand          RCSR    Miscellaneous commands for the receiver                             (TM:5-66)   
  119. 117)   RxCountLimit       RCLR    Holds the starting count for the Receive Character Counter          (TM:5-76)   
  120. 118)   RxCRC_Enable       RMR     Enables the Receive CRC checker                                     (TM:5-62)   
  121. 119)   RxCRC_Polynomial   RMR     Selects the CRC polynomial for the Receive CRC checker              (TM:5-62)   
  122. 120)   RxCRC_PresetVal    RMR     Selects the preset value for the Receive CRC checker                (TM:5-62)   
  123. 121)   RxCtrlCharCoding   CMR     Selects the character coding for the Rx control characters          (TM:5-25)   
  124. 122)   RxCV_EOF_Cmd       RCSR    Opens the latch for the reception of a CV, EOT, or EOF by the Rx    (TM:5-68)   
  125. 123)   RxCV_EOF_EOT_IE    RICR    Enables Rx status interrupts when reading CV/EOT/EOF from RxFIFO    (TM:5-73)   
  126. 124)   RxCV_EOF_Latch     RCSR    Reports reception of a CV, EOT, or EOF by the receiver              (TM:5-68)   
  127. 125)   RxDataDecode       RMR     Selects the data decoding method used by the receiver               (TM:5-62)   
  128. 126)   RxDataIE           ICR     Enable bit for receive data interrupts                              (TM:5-49)   
  129. 127)   RxDataIP           DCCR    IP bit for receive data interrupt                                   (TM:5-53)   
  130. 128)   RxDataIUS          DCCR    IUS (Interrupt Under Service) bit for receive data interrupts       (TM:5-51)   
  131. 129)   RxDataReg          RDR     Receive Data                                                        (TM:5-60)   
  132. 130)   RxDmaTrigger       CCR     Controls DMA requests at the end of received frame or message       (TM:5-30)   
  133. 131)   RxEnable           RMR     Enables the receiver                                                (TM:5-63)   
  134. 132)   RxExtendedWord     CMR     Enables the receive extended word option                            (TM:5-23)   
  135. 133)   RxFIFO_DMA_Level   RICR    N+1 bytes must be present in RxFIFO before DMA request              (TM:5-70)   
  136. 134)   RxFIFO_FillLevel   RICR    N bytes are present in the Receive FIFO                             (TM:5-70)   
  137. 135)   RxFIFO_IntLevel    RICR    N+1 bytes must be present in RxFIFO before interrupt request        (TM:5-70)   
  138. 136)   RxIdleCmd          RCSR    Opens the latch for the idle line condition of the receiver         (TM:5-67)   
  139. 137)   RxIdleIE           RICR    Enables Rx status interrupts when receiving an idle condition       (TM:5-73)   
  140. 138)   RxIdleLatch        RCSR    Reports the idle line condition of the receiver (latched)           (TM:5-67)   
  141. 139)   RxLogContEnable    CMR     Enables the receiver to handle logical control fields               (TM:5-24)   
  142. 140)   RxMode             CMR     Basic mode of operation for the receiver                            (TM:5-22)   
  143. 141)   RxMonoSyncBits     RSR     Holds the SYNC character for the receiver in Monosync               (TM:5-75)   
  144. 142)   RxOverrunCmd       RCSR    Opens the latch for the overrun status of the Receive FIFO          (TM:5-69)   
  145. 143)   RxOverrunIE        RICR    Enables Rx status interrupts when reading overrun from RxFIFO       (TM:5-74)   
  146. 144)   RxOverrunLatch     RCSR    Reports the overrun status of the Receive FIFO                      (TM:5-69)   
  147. 145)   RxParity           RMR     Controls the checking of parity on receive data                     (TM:5-63)   
  148. 146)   RxParityOnData     CMR     Enables the inclusion of parity for the transmitter                 (TM:5-25)   
  149. 147)   RxParitySense      RMR     Selects the type of parity to be checked in the receive data        (TM:5-63)   
  150. 148)   RxREQ_Interrupts   SICR    Edge(s) on /RxREQ will cause I/O status interrupts                  (TM:5-58)   
  151. 149)   RxREQ_PinControl   IOCR    Controls the function of the /RxREQ pin                             (TM:5-45)   
  152. 150)   RxREQ_PinStatus    MISR    Status of /RxREQ pin - latched - controlled by RxREQ_TransCmd       (TM:5-55)   
  153. 151)   RxREQ_TransCmd     MISR    Command bit for transition latch on /RxREQ pin                      (TM:5-55)   
  154. 152)   RxREQ_TransStat    MISR    Status bit for transition latch on /RxREQ pin                       (TM:5-55)   
  155. 153)   RxStatBlockXfer    CCR     Controls Receive Status Block transfers                             (TM:5-30)   
  156. 154)   RxStatusIE         ICR     Enable bit for receive status interrupts                            (TM:5-49)   
  157. 155)   RxStatusIP         DCCR    Detect receive status interrupt condition                           (TM:5-52)   
  158. 156)   RxStatusIUS        DCCR    IUS (Interrupt Under Service) bit for receive status interrupts     (TM:5-51)   
  159. 157)   RxSyncCharBi       CMR     Selects sync characters with a length other than eight bits         (TM:5-22)   
  160. 158)   RxSyncCharMon      CMR     Selects sync characters with a length other than eight bits         (TM:5-23)   
  161. 159)   RxSyncStripBi      CMR     Enables the Rx to strip sync characters from the Rx data stream     (TM:5-24)   
  162. 160)   RxSyncStripMon     CMR     Enables the Rx to strip sync characters from the Rx data stream     (TM:5-23)   
  163. 161)   SecondByteInErr    RCSR    2nd Rx byte contains error status (to be used with care)            (TM:5-66)   
  164. 162)   SepAdd8BitBus      BCR     Separate Address Bus option for an 8-bit bus                        (TM:5-100)  
  165. 163)   SharZeroFlagHDLC   CMR     Enables the Tx of shared-zero flags in normal idle line condition   (TM:5-16)   
  166. 164)   SharZeroFlagLoop   CMR     Enables the Tx of shared-zero flags in normal idle line condition   (TM:5-21)   
  167. 165)   ShiftedAddr        BCR     Address decoding method used for a multiplexed bus interface        (TM:5-100)  
  168. 166)   ShortFrame         RCSR    Reports the length status of a Rx HDLC frame                        (TM:5-66)   
  169. 167)   StatusOn           RICR    Selects status and interrupts on bytes or words                     (TM:5-73)   
  170. 168)   TC0R_ReadCountTC   RICR    Controls the data read from the TC0R                                (TM:5-74)   
  171. 169)   TC1R_ReadValue     TICR    Controls the data read from the TC1R (latches the current value)    (TM:5-91)   
  172. 170)   TestDataBits       TMDR    Access nodes and registers internal to the channel for testing      (TM:5-34)   
  173. 171)   TestRegisterAdd    TMCR    Selects what will be accessed through the TMDR register             (TM:5-35)   
  174. 172)   TimeConst0         TC0R    Holds the time constant used by BRG0                                (TM:5-78)   
  175. 173)   TimeConst1         TC1R    Holds the time constant used by BRG 1                               (TM:5-95)   
  176. 174)   TriStateAllPins    BCR     Used for testing to force all pins to a high-impedance state        (TM:5-100)  
  177. 175)   TxAbortSentCmd     TCSR    Opens the latch for completion of an abort transmission             (TM:5-86)   
  178. 176)   TxAbortSentIE      TICR    Enables Tx status interrupts at completion of abort transmission    (TM:5-90)   
  179. 177)   TxAbortSentLatch   TCSR    Indicates completion of an abort transmission                       (TM:5-86)   
  180. 178)   TxACK_PinControl   HCR     Controls the function of the /TxACK pin                             (TM:5-40)   
  181. 179)   TxAckStatus        CCSR    Inverted state of /TxAck pin (if programmed as a 3-state output)    (TM:5-28)   
  182. 180)   TxActionAtEOT      TICR    Controls action of Tx at end of transmitted frame or message        (TM:5-91)   
  183. 181)   TxActiveOnPoll     CMR     Enables the Tx to insert itself in the loop or go active on the loop(TM:5-21)   
  184. 182)   TxActiveOnRxSync   CMR     Enables Tx to go active when Rx signals that it left the hunt mode  (TM:5-19)   
  185. 183)   TxBisyncSYN0       TSR     Holds SYN0 char. (received first) for the transmitter in Bisync     (TM:5-92)   
  186. 184)   TxBisyncSYN1       TSR     Holds SYN1 char. (received second) for the transmitter in Bisync    (TM:5-92)   
  187. 185)   TxBuffer           TCSR    Reports the empty status of the transmit FIFO                       (TM:5-87)   
  188. 186)   TxC_Interrupts     SICR    Edge(s) on /TxC will cause I/O status interrupts                    (TM:5-58)   
  189. 187)   TxC_PinControl     IOCR    Controls the function of the /TxC pin                               (TM:5-45)   
  190. 188)   TxC_PinStatus      MISR    Status of /TxC pin - latched - controlled by TxC_TransCmd           (TM:5-54)   
  191. 189)   TxC_TransCmd       MISR    Command bit for transition latch on /TxC pin                        (TM:5-54)   
  192. 190)   TxC_TransStat      MISR    Status bit for transition latch on /TxC pin                         (TM:5-54)   
  193. 191)   TxCharCount        TCCR    Reports the current count in the Transmit Character Counter         (TM:5-94)   
  194. 192)   TxCharLength       TMR     Selects the Tx character length                                     (TM:5-82)   
  195. 193)   TxClkSource        CMCR    Source for Transmit clock (only change while Tx is disabled)        (TM:5-37)   
  196. 194)   TxClockRate        CMR     The transmit clock rate is N times the data rate                    (TM:5-18)   
  197. 195)   TxClockRateAsync   CMR     The transmit clock rate is N times the data rate                    (TM:5-8)    
  198. 196)   TxCommand          TCSR    Miscellaneous commands for the transmitter                          (TM:5-85)   
  199. 197)   TxCountLimit       TCLR    Holds the starting count for the Transmit Character Counter         (TM:5-93)   
  200. 198)   TxCRC_Enable       TMR     Enables the Transmit CRC generator                                  (TM:5-81)   
  201. 199)   TxCRC_On_EOF_EOM   TMR     Enables the Tx to automatically send CRC after byte marked with EOF (TM:5-81)   
  202. 200)   TxCRC_OnUnder802   CMR     Controls the response of the Tx to an underrun condition            (TM:5-19)   
  203. 201)   TxCRC_OnUnderMon   CMR     Controls the Tx of a CRC before the SYNC character on underrun      (TM:5-14)   
  204. 202)   TxCRC_OnUnderSM    CMR     Controls the response of the transmitter to an underrun condition   (TM:5-19)   
  205. 203)   TxCRC_Polynomial   TMR     Selects the CRC polynomial used by the Transmit CRC generator       (TM:5-81)   
  206. 204)   TxCRC_PresetVal    TMR     Selects the preset value for the Transmit CRC generator             (TM:5-81)   
  207. 205)   TxCRC_SentCmd      TCSR    Opens the latch for completion of CRC transmission                  (TM:5-86)   
  208. 206)   TxCRC_SentIE       TICR    Enables Tx status interrupts at completion of CRC tramsmission      (TM:5-91)   
  209. 207)   TxCRC_SentLatch    TCSR    Indicates completion of the transmission of the CRC                 (TM:5-86)   
  210. 208)   TxCtrlCharCoding   CMR     Selects the character coding for the Tx control characters          (TM:5-16)   
  211. 209)   TxD_PinControl     IOCR    Controls the function of the TxD pin                                (TM:5-45)   
  212. 210)   TxDataEncoding     TMR     Data encoding method used by the transmitter                        (TM:5-80)   
  213. 211)   TxDataIE           ICR     Enable bit for transmit data interrupts                             (TM:5-49)   
  214. 212)   TxDataIP           DCCR    IP bit for transmit data interrupt                                  (TM:5-53)   
  215. 213)   TxDataIUS          DCCR    IUS (Interrupt Under Service) bit for transmit data interrupts      (TM:5-51)   
  216. 214)   TxDataReg          TDR     Transmit data                                                       (TM:5-79)   
  217. 215)   TxDmaTrigger       CCR     Controls DMA requests at the end of transmitted frame or message    (TM:5-29)   
  218. 216)   TxEnable           TMR     Enables the transmitter                                             (TM:5-82)   
  219. 217)   TxEOF_EOT_SentCd   TCSR    Opens the latch for completion of a closing flag or SYNC Tx         (TM:5-86)   
  220. 218)   TxEOF_EOT_SentIE   TICR    Enables Tx status interrupts after closing flag or SYNC Tx          (TM:5-90)   
  221. 219)   TxEOF_EOT_SentLt   TCSR    Indicates completion of transmission of the closing flag or SYNC    (TM:5-86)   
  222. 220)   TxExtendedWord     CMR     Enables the transmit extended word option                           (TM:5-12)   
  223. 221)   TxFIFO_DMA_Level   TICR    N+1 byte locations must be available in TxFIFO before DMA request   (TM:5-90)   
  224. 222)   TxFIFO_FillLevel   TICR    N byte locations are available in the transmit FIFO                 (TM:5-90)   
  225. 223)   TxFIFO_IntLevel    TICR    N+1 byte location must be available in TxFIFO before int. request   (TM:5-90)   
  226. 224)   TxIdleLineCond     TCSR    Idle line condition for the transmitter                             (TM:5-85)   
  227. 225)   TxIdleSentCmd      TCSR    Opens the latch for completion of the idle line transmission        (TM:5-86)   
  228. 226)   TxIdleSentIE       TICR    Enables Tx status interrupts at completion of idle transmission     (TM:5-90)   
  229. 227)   TxIdleSentLatch    TCSR    Indicates completion of the idle line transmission                  (TM:5-86)   
  230. 228)   TxMode             CMR     Basic mode of operation for the transmitter                         (TM:5-8)    
  231. 229)   TxMonoSyncBits     TSR     Holds the SYNC character for the transmitter in Monosync            (TM:5-92)   
  232. 230)   TxParity           TMR     Controls the transmit parity                                        (TM:5-82)   
  233. 231)   TxParityOnData     CMR     Enables the inclusion of parity in data characters                  (TM:5-18)   
  234. 232)   TxParitySense      TMR     Type of parity to be appended to the transmit data                  (TM:5-82)   
  235. 233)   TxPreambleEnBi     CMR     Enables transmission of a preamble prior to each message            (TM:5-15)   
  236. 234)   TxPreambleEnHDLC   CMR     Enables the transmission of a preamble before the opening SYNC char (TM:5-16)   
  237. 235)   TxPreambleEnMon    CMR     Enables transmission of a preamble prior to each message            (TM:5-14)   
  238. 236)   TxPreambleEnTrBi   CMR     Enables the transmission of a preamble                              (TM:5-16)   
  239. 237)   TxPreambleLength   CCR     Selects the length of the preamble in all synchronous modes         (TM:5-30)   
  240. 238)   TxPreambleSentCd   TCSR    Opens the latch for completion of the preamble transmission         (TM:5-86)   
  241. 239)   TxPreambleSentIE   TICR    Enables Tx status interrupt after transmission of preambles         (TM:5-90)   
  242. 240)   TxPreambleSentLt   TCSR    Indicates completion of the preamble transmission                   (TM:5-86)   
  243. 241)   TxPreamblPattern   CCR     Selects the bit pattern of the preamble in all sync modes           (TM:5-30)   
  244. 242)   TxREQ_Interrupts   SICR    Edge(s) on /TxREQ will cause I/O status interrupts                  (TM:5-58)   
  245. 243)   TxREQ_PinControl   IOCR    Controls the function of the /TxREQ pin                             (TM:5-45)   
  246. 244)   TxREQ_PinStatus    MISR    Status of /TxREQ pin - latched - controlled by TxREQ_TransCmd       (TM:5-55)   
  247. 245)   TxREQ_TransCmd     MISR    Command bit for transition latch on /TxREQ pin                      (TM:5-55)   
  248. 246)   TxREQ_TransStat    MISR    Status bit for transition latch on /TxREQ pin                       (TM:5-55)   
  249. 247)   TxShavedBitLengt   CCR     Selects (n+1)/16 of a bit for the length of shaved stop bits        (TM:5-30)   
  250. 248)   TxStatBlockXfer    CCR     Controls Transmit Status Block transfers                            (TM:5-28)   
  251. 249)   TxStatusIE         ICR     Enable bit for transmit status interrupts                           (TM:5-49)   
  252. 250)   TxStatusIP         DCCR    IP bit for transmit status interrupt                                (TM:5-53)   
  253. 251)   TxStatusIUS        DCCR    IUS (Interrupt Under Service) bit for transmit status interrupts    (TM:5-51)   
  254. 252)   TxStopBitsACV      CMR     Number of transmit stop bits in Async with Code Violation           (TM:5-12)   
  255. 253)   TxStopBitsAsync    CMR     Number of transmit stop bits in Async mode                          (TM:5-8)    
  256. 254)   TxStopBitsIso      CMR     Number of transmit stop bits in Isochronous mode                    (TM:5-11)   
  257. 255)   TxSyncCharBi       CMR     Selects sync characters with a length other than eight bits         (TM:5-15)   
  258. 256)   TxSyncCharMon      CMR     Selects sync characters with a length other than eight bits         (TM:5-14)   
  259. 257)   TxSyncCharSM       CMR     Selects a sync character with a length other than eight bits        (TM:5-20)   
  260. 258)   TxUnderCondHDLC    CMR     Controls the response of the Tx to an underrun condition            (TM:5-16)   
  261. 259)   TxUnderCondLoop    CMR     Controls the response of the transmitter to an underrun condition   (TM:5-20)   
  262. 260)   TxUnderCondTrBi    CMR     Controls the response of the Tx to an underrun condition            (TM:5-16)   
  263. 261)   TxUnderIdleBi      CMR     Controls the response of the Tx to an underrun + the idle line      (TM:5-15)   
  264. 262)   TxUnderrunCmd      TCSR    Opens the latch for transmit FIFO underruns indication              (TM:5-87)   
  265. 263)   TxUnderrunIE       TICR    Enables Tx status interrupts in response to FIFO underrun           (TM:5-91)   
  266. 264)   TxUnderrunLatch    TCSR    Indicates when the transmit FIFO underruns                          (TM:5-87)   
  267. 265)   VectIncludeStat    ICR     Controls whether INTACK vectors include status information          (TM:5-48)   
  268. 266)   VIS_Level          ICR     Defines the level of status information encoded in INTACK vector    (TM:5-48)   
  269.  
  270. - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
  271.  
  272.   1)   BCR    Offset 40           Bus Configuration Register                                          (TM:5-99)   
  273.   2)   CCAR   Offset 0            Channel Command/Address Register                                    (TM:5-4)    
  274.   3)   CCR    Offset 6            Channel Control Register                                            (TM:5-28)   
  275.   4)   CCSR   Offset 4            Channel Command/Status Register                                     (TM:5-26)   
  276.   5)   CMCR   Offset 10           Clock Mode Control Register                                         (TM:5-36)   
  277.   6)   CMR    Offset 2            Channel Mode Register                                               (TM:5-8)    
  278.   7)   DCCR   Offset 1A           Daisy-Chain Control Register                                        (TM:5-50)   
  279.   8)   HCR    Offset 12           Hardware Configuration Register                                     (TM:5-39)   
  280.   9)   ICR    Offset 18           Interrupt Control Register                                          (TM:5-47)   
  281.  10)   IOCR   Offset 16           I/O Control Register                                                (TM:5-44)   
  282.  11)   IVR    Offset 14           Interrupt Vector Register                                           (TM:5-42)   
  283.  12)   MISR   Offset 1C           Miscellaneous Interrupt Status Register                             (TM:5-53)   
  284.  13)   RCCR   Offset 2C           Receive Character Count Register                                    (TM:5-77)   
  285.  14)   RCLR   Offset 2A           Receive Count Limit Register                                        (TM:5-76)   
  286.  15)   RCSR   Offset 24           Receive Command/Status Register                                     (TM:5-64)   
  287.  16)   RDR    Offset 20           Receive Data Register                                               (TM:5-60)   
  288.  17)   RICR   Offset 26           Receive Interrupt Control Register                                  (TM:5-70)   
  289.  18)   RMR    Offset 22           Receive Mode Register                                               (TM:5-61)   
  290.  19)   RSR    Offset 28           Receive Sync Register                                               (TM:5-75)   
  291.  20)   SICR   Offset 1E           Status Interrupt Control Register                                   (TM:5-57)   
  292.  21)   TC0R   Offset 2E           Time Constant 0 Register                                            (TM:5-78)   
  293.  22)   TC1R   Offset 3E           Time Constant 1 Register                                            (TM:5-95)   
  294.  23)   TCCR   Offset 3C           Transmit Character Count Register                                   (TM:5-94)   
  295.  24)   TCLR   Offset 3A           Transmit Count Limit Register                                       (TM:5-93)   
  296.  25)   TCSR   Offset 34           Transmit Command Status Register                                    (TM:5-83)   
  297.  26)   TDR    Offset 30           Transmit Data Register                                              (TM:5-79)   
  298.  27)   TICR   Offset 36           Transmit Interrupt Control Register                                 (TM:5-87)   
  299.  28)   TMCR   Offset E            Test Mode Control Register                                          (TM:5-35)   
  300.  29)   TMDR   Offset C            Test Mode Data Register                                             (TM:5-34)   
  301.  30)   TMR    Offset 32           Transmit Mode Register                                              (TM:5-80)   
  302.  31)   TSR    Offset 38           Transmit Sync Register                                              (TM:5-92)   
  303.